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数字设计 原理与实践(原书第4版)
【精品图书推荐】
数字设计 原理与实践(原书第4版)


作者
：
 John F.Wakerly林生
ISBN
：
 7111206665
出版社
：
 机械工业出版社
出版日期
：
 2007-4-1
NT$
：
 713
相关图书 内容简介 本书目录
暂时缺货

配送说明： 国际快递 ， 海运邮递 。
付款说明： 1. VISA、MASTER線上刷卡 2. 信用卡传真刷卡付款 3. 邮政划拨 4. 银行汇款
　内容简介 　
  本书结合作者严谨的学术风范与丰富的实践背景，讲述了插件板级和VLSI系统中的数字设计基本原理和实践需求，提供了广泛的逻辑设计实践，给出了大量实际应用，并配有丰富的练习题。全书共分9章，主要内容包括：数字设计介绍，数制和编码，数字电路，组合逻辑设计原理和实践，硬件描述语言（HDL），时序逻辑设计原理和实践，存储器、CPLD和FPGA。
　　本书条理清晰、简明易懂，可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的教材，同时也可作为数字设计者的参考书。
　本书目录 　
 
译者序
译者简介
前言.
第1章引言1
1.1关于数字设计1
1.2模拟与数字2
1.3数字器件4
1.4数字设计的电子技术5
1.5数字设计的软件技术6
1.6集成电路8
1.7可编程逻辑器件10
1.8专用集成电路11
1.9印制电路板12
1.10数字设计层次12
1.11游戏名字15
1.12继续学习15
训练题16
第2章数制和编码17
2.1按位计数制17
2.2八进制和十六进制18
2.3常用按位计数制的转换20
2.4非十进制数的加法和减法21
2.5负数的表示23
2.5.1符号－数值表示法23
2.5.2补码数制24
2.5.3基数补码表示法24
2.5.4二进制补码表示法25
*2.5.5基数减1补码表示法26
*2.5.6二进制反码表示法26
*2.5.7余码表示法27
2.6二进制补码的加法和减法27
2.6.1加法规则27
2.6.2图示法28
2.6.3溢出28
2.6.4减法规则29
2.6.5二进制补码与无符号二进制数29
*2.7二进制反码加法和减法30
*2.8二进制乘法31
*2.9二进制除法32
2.10十进制数的二进制编码33
2.11格雷码35
*2.12字符编码36
2.13动作.条件和状态的编码37
*2.14n维体与距离39
*2.15检错码和纠错码40
2.15.1检错码40
2.15.2纠错码与多重检错码41
2.15.3汉明码43
2.15.4循环冗余校验码44
2.15.5二维码45
2.15.6校验和码46
2.15.7n中取m码46
2.16用于串行数据传输与存储的编码47
2.16.1并行/串行数据47
*2.16.2串行线路编码47
参考资料50
训练题51
练习题52
第3章数字电路54
3.1逻辑信号与门电路54
3.2逻辑系列58
3.3CMOS逻辑59
3.3.1CMOS逻辑电平59
3.3.2MOS晶体管59
3.3.3基本的CMOS反相器电路60
3.3.4CMOS“与非”门和“或非”门62
3.3.5扇入63
3.3.6非反相门64
3.3.7CMOS“与或非”门和“或与非”门65
3.4CMOS电路的电气特性66
3.4.1概述67
3.4.2数据表和规格说明68
3.5CMOS稳态电气特性69
3.5.1逻辑电平和噪声容限70
3.5.2带电阻性负载的电路特性71
3.5.3非理想输入时的电路特性75
3.5.4扇出76
3.5.5负载效应77
3.5.6不用的输入端77
3.5.7如何毁坏CMOS器件78
3.6CMOS动态电气特性79
3.6.1转换时间79
3.6.2传播延迟83
3.6.3功率损耗84
3.6.4电流尖峰与去耦电容器85
3.6.5电感效应85
3.6.6同时切换与地电平弹跳87
3.7其他CMOS输入和输出结构89
3.7.1传输门89
3.7.2施密特触发器输入89
3.7.3三态输出91
*3.7.4漏极开路输出92
*3.7.5驱动发光二极管93
*3.7.6多源总线94
*3.7.7线连逻辑95
*3.7.8上拉电阻95
3.8CMOS逻辑系列97
3.8.1HC和HCT98
3.8.2AHC和AHCT98
3.8.3HC.HCT.AHC和AHCT的电气特性99
*3.8.4AC和ACT102
*3.8.5FCT和FCT-T103
*3.8.6FCT-T的电气特性103
*3.9低电压CMOS逻辑和接口104
3.9.13.3VLVTTL和LVCMOS逻辑104
3.9.25V容许输入105
3.9.35V容许输出106
3.9.4TTL/LVTTL接口小结107
3.9.5比3.3V低的逻辑电平107
*3.10双极逻辑108
3.10.1二极管逻辑108
3.10.2双极结型晶体管109
3.10.3晶体管－晶体管逻辑111
3.10.4TTL逻辑电平和噪声容限114
3.10.5TTL扇出114
3.10.6TTL系列115
3.10.7一个TTL数据表116
3.10.8CMOS/TTL接口117
3.10.9发射极耦合逻辑118
参考资料120
训练题121
练习题124
第4章组合逻辑设计原理127
4.1开关代数128
4.1.1公理128
4.1.2单变量定理130
4.1.3二变量定理和三变量定理130
4.1.4n变量定理131
4.1.5对偶性133
4.1.6逻辑函数的标准表示法135
4.2组合电路分析138
4.3组合电路的综合141
4.3.1电路描述与设计142
4.3.2电路处理144
4.3.3组合电路最小化145
4.3.4卡诺图147
4.3.5最小化“积之和”表达式148
4.3.6其他最小化问题154
4.3.7程序化的最小化方法154
*4.4定时冒险155
4.4.1静态冒险156
4.4.2利用卡诺图发现静态冒险157
4.4.3动态冒险158
4.4.4设计无冒险电路158
参考资料159
训练题160
练习题161
第5章硬件描述语言165
5.1基于HDL的数字设计166
5.1.1为什么用HDL166
5.1.2HDL工具组166
5.1.3基于HDL的设计流程167
5.2ABEL硬件描述语言169
5.2.1ABEL程序结构170
5.2.2ABEL编译器操作171
5.2.3when语句和等式块172
5.2.4真值表174
5.2.5范围.集合和关系175
5.2.6测试向量176
5.2.7ABEL的其他特点178
5.3VHDL硬件描述语言178
5.3.1程序结构178
5.3.2类型.常量和数组181
5.3.3函数和过程184
5.3.4库和包187
5.3.5结构形式的设计元素188
5.3.6数据流形式的设计元素191
5.3.7行为形式的设计元素193
5.3.8时间尺度197
5.3.9模拟..198
5.3.10测试平台199
5.3.11时序逻辑设计的VHDL特性201
5.3.12综合201
5.4Verilog硬件描述语言201
5.4.1程序结构202
5.4.2逻辑系统.网格.变量和常量205
5.4.3向量和操作符208
5.4.4数组210
5.4.5逻辑操作符和表达式211
5.4.6编译器指令212
5.4.7结构形式的设计元素213
5.4.8数据流形式的设计元素216
5.4.9行为形式的设计元素（过程代码）217
5.4.10函数和任务228
5.4.11时间尺度230
5.4.12模拟230
5.4.13测试平台231
5.4.14时序逻辑设计的Verilog特性233
5.4.15综合233
参考资料234
训练题235
练习题235
第6章组合逻辑设计实践238
6.1文档标准239
6.1.1方框图240
6.1.2门的符号241
6.1.3信号名和有效电平242
6.1.4引脚的有效电平243
6.1.5“圈到圈”逻辑设计245
6.1.6HDL程序中的信号命名247
6.1.7绘制布局图248
6.1.8总线250
6.1.9附带的图示信息251
6.2电路定时253
6.2.1定时图253
6.2.2传播延迟254
6.2.3定时规格说明255
6.2.4定时分析257
6.2.5定时分析工具258
6.3组合型PLD258
6.3.1可编程逻辑阵列258
6.3.2可编程阵列逻辑器件260
6.3.3通用阵列逻辑器件263
6.3.4复杂型可编程逻辑器件264
*6.3.5CMOS型PLD电路265
*6.3.6器件编程与测试267
6.4译码器268
6.4.1二进制译码器268
6.4.2大规模元件的逻辑符号269
6.4.33-8译码器74x138270
6.4.4级联二进制译码器273
6.4.5用ABEL和PLD实现译码器274
6.4.6用VHDL实现译码器279
6.4.7用Verilog实现译码器283
*6.4.8七段译码器286
6.5编码器287
6.5.1优先级编码器288
6.5.2优先级编码器74x148289
6.5.3用ABEL和PLD实现编码器291
6.5.4用VHDL实现编码器293
6.5.5用Verilog实现编码器293
6.6三态器件294
6.6.1三态缓冲器294
6.6.2标准MSI三态缓冲器296
6.6.3用ABEL和PLD实现三态输出299
*6.6.4用VHDL实现三态输出302
*6.6.5用Verilog实现三态输出304
6.7多路复用器305
6.7.1标准MSI多路复用器306
6.7.2扩展多路复用器308
6.7.3多路复用器.多路分配器和总线310
6.7.4用ABEL和PLD实现多路复用器312
6.7.5用VHDL实现多路复用器314
6.7.6用Verilog实现多路复用器316
6.8“异或”门和奇偶校验电路317
6.8.1“异或”门和“异或非”门317
6.8.2奇偶校验电路318
6.8.39位奇偶校验发生器74x280319
6.8.4奇偶校验的应用319
6.8.5用ABEL和PLD实现“异或”门和奇偶校验电路321
6.8.6用VHDL实现“异或”门和奇偶校验电路321
6.8.7用Verilog实现“异或”门和奇偶校验电路323
6.9比较器325
6.9.1比较器结构325
6.9.2迭代电路326
6.9.3迭代比较器电路327
6.9.4标准MSI大小比较器327
6.9.5用HDL实现比较器330
6.9.6用ABEL和PLD实现比较器331
6.9.7用VHDL实现比较器331
6.9.8用Verilog实现比较器333
*6.10加法器.减法器和ALU337
6.10.1半加器和全加器337
6.10.2串行进位加法器337
6.10.3减法器338
6.10.4先行进位加法器339
6.10.5MSI加法器341
6.10.6MSI算术逻辑单元343
6.10.7组间先行进位345
6.10.8用ABEL和PLD实现加法器346
6.10.9用VHDL实现加法器347
6.10.10用Verilog实现加法器349
*6.11组合乘法器351
6.11.1组合乘法器结构351
6.11.2用ABEL和PLD实现乘法354
6.11.3用VHDL实现乘法354
6.11.4用Verilog实现乘法358
参考资料362
训练题363
练习题365
第7章时序逻辑设计原理371
7.1双稳态元件372
7.1.1数字分析373
7.1.2模拟分析373
7.1.3亚稳态特性373
7.2锁存器与触发器374
7.2.1S-R锁存器375
7.2.2S-R锁存器377
7.2.3具有使能端的S-R锁存器377
7.2.4D锁存器378
7.2.5边沿触发式D触发器379
7.2.6具有使能端的边沿触发式D触发器381
7.2.7扫描触发器382
*7.2.8主从式S-R触发器383
*7.2.9主从式J-K触发器384
*7.2.10边沿触发式J-K触发器385
7.2.11T触发器386
7.3时钟同步状态机分析387
7.3.1状态机结构387
7.3.2输出逻辑388
7.3.3特征方程389
7.3.4使用D触发器的状态机分析389
7.4时钟同步状态机设计396
7.4.1状态表设计举例397
7.4.2状态最小化400
7.4.3状态赋值401
7.4.4采用D触发器的综合403
*7.4.5采用J-K触发器的综合405
7.4.6采用D触发器的其他设计例子406
7.5用状态图设计状态机409
*7.6用转移表综合状态机414
7.6.1转移方程414
7.6.2激励方程415
7.6.3其他方法415
7.6.4状态机的实现416
7.7另一个状态机设计举例416
7.7.1猜谜游戏416
7.7.2未用状态418
7.7.3输出编码状态赋值419
7.7.4“无关”状态编码420
7.8状态机的分解421
*7.9反馈时序电路423
7.9.1基本分析424
7.9.2分析具有多个反馈回路的电路426
7.9.3竞争428
7.9.4状态表与流程表429
7.9.5CMOSD触发器分析430
*7.10反馈时序电路设计431
7.10.1锁存器431
7.10.2设计基本模式流程表433
7.10.3流程表的最小化434
7.10.4无竞争状态赋值法435
7.10.5激励方程437
7.10.6本质冒险437
7.10.7小结439
7.11ABEL时序电路设计特性440
7.11.1寄存型输出440
7.11.2状态图441
*7.11.3外部状态记忆445
*7.11.4指定Moore型输出445
*7.11.5用with语句指定Mealy型输出和流水线输出446
7.11.6测试向量448
7.12用VHDL设计时序电路450
7.12.1时钟电路450
7.12.2用VHDL设计状态机452
7.12.3VHDL状态机举例454
7.12.4VHDL中的状态赋值456
7.12.5VHDL中的流水线型输出457
7.12.6不用状态表的直接VHDL编程458
7.12.7更多VHDL状态机例子459
7.12.8用VHDL定义触发器461
7.12.9VHDL状态机测试平台462
7.12.10反馈时序电路465
7.13用Verilog设计时序电路466
7.13.1时钟电路466
7.13.2用Verilog设计状态机467
7.13.3Verilog状态机举例469
7.13.4Verilog中的流水线型输出471
7.13.5不用状态表的直接Verilog编程471
7.13.6更多Verilog状态机例子472
7.13.7用Verilog定义触发器474
7.13.8Verilog状态机测试平台476
7.13.9反馈时序电路478
参考资料478
训练题479
练习题483
第8章时序逻辑设计实践489
8.1时序电路文档标准489
8.1.1一般要求489
8.1.2逻辑符号490
8.1.3状态机描述490
8.1.4定时图和定时规格说明491
8.2锁存器和触发器494
8.2.1SSI型锁存器和触发器494
*8.2.2开关消颤495
*8.2.3最简单的开关消颤电路496
*8.2.4总线保持电路497
8.2.5多位寄存器和锁存器497
8.2.6用ABEL和PLD实现寄存器和锁存器500
8.2.7用VHDL实现寄存器和锁存器503
8.2.8用Verilog实现寄存器和锁存器506
8.3时序型PLD507
8.3.1时序型GAL器件507
8.3.2PLD定时规格说明511
8.4计数器513
8.4.1行波计数器513
8.4.2同步计数器514
8.4.3MSI型计数器及应用514
8.4.4二进制计数器状态的译码518
8.4.5用ABEL和PLD实现计数器519
8.4.6用VHDL实现计数器521
8.4.7用Verilog实现计数器524
8.5移位寄存器526
8.5.1移位寄存器结构526
8.5.2MSI移位寄存器527
8.5.3移位寄存器计数器529
8.5.4环形计数器529
*8.5.5Johnson计数器532
*8.5.6线性反馈移位寄存器计数器533
8.5.7用ABEL和PLD实现移位寄存器536
8.5.8用VHDL实现移位寄存器542
8.5.9用Verilog实现移位寄存器545
*8.6迭代电路与时序电路548
8.7同步设计方法549
8.8同步设计中的障碍552
8.8.1时钟偏移552
8.8.2选通时钟555
8.8.3异步输入556
8.9同步器故障和亚稳定性558
8.9.1同步器故障558
8.9.2亚稳定性分辨时间559
8.9.3可靠同步器设计559
8.9.4亚稳定的定时分析560
8.9.5更好的同步器562
8.9.6其他同步器设计563
8.9.7同步高速数据传输565
参考资料572
训练题574
练习题575
第9章存储器.CPLD和FPGA580
9.1只读存储器580
9.1.1ROM用于“随机”组合逻辑函数581
*9.1.2ROM的内部结构583
*9.1.3二维译码585
9.1.4商用ROM的类型587
9.1.5ROM的控制输入和定时590
9.1.6ROM的应用592
9.2读/写存储器596
9.3静态RAM597
9.3.1静态RAM的输入和输出597
9.3.2静态RAM的内部结构597
9.3.3静态RAM的定时599
*9.3.4标准静态RAM600
*9.3.5同步SRAM602
9.4动态RAM605
9.4.1动态RAM的结构605
9.4.2SDRAM的定时607
9.4.3DDRSDRAM609
9.5复杂可编程逻辑器件610
9.5.1XilinxXC9500CPLD系列611
9.5.2功能块体系结构612
9.5.3输入/输出块体系结构614
9.5.4开关矩阵615
9.6现场可编程门阵列617
9.6.1XilinxXC4000FPGA系列617
9.6.2可配置逻辑块618
9.6.3输入/输出块620
9.6.4可编程互连621
参考资料623
训练题624
练习题...624
 


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